Xilinx Vivado Design Suite 2019.1特別版是目前最新的專業(yè)產(chǎn)品加工設(shè)計分析套件，是Xilinx為HDL設(shè)計的綜合和分析而設(shè)計的軟件套件，取代了Xilinx ISE，具有用于片上系統(tǒng)和高級綜合的附加功能。 Vivado代表了對整個設(shè)計流程的重新思考和重新思考，并且被評論者描述為“精心構(gòu)思，緊密集成，快速，可擴展，可維護和直觀”。軟件提供利用大型的仿真技術(shù)，利用計算機的超級算法，為用戶提供了大型流程優(yōu)化方案以及加工技術(shù)的改進，利用電腦虛擬技術(shù)，可以從基礎(chǔ)的加工到生產(chǎn)的流程實現(xiàn)一體化的操作方案。新版本的Vivado 2019還帶來了全新的特性支持歡迎大家前來下載使用。

Vivado®DesignSuite HLx版本包括部分重新配置，Vivado HL Design Edition和HL System Edition無需額外費用。保修期內(nèi)的用戶可以重新生成許可證以訪問此功能。部分重新配置可以降低價格用于Vivado WebPACK™版本。

Vivado Design Suite 2019.1，其支持：

量產(chǎn)器件

航天級 Kintex UltraScale：- XQRKU060

XA Kintex-7：- XA7K160T

Virtex UltraScale+ HBM（-3 速度級）：- XCVU31P、XCVU33P、XCVU35P、XCVU37P

Vivado

基于命令行的 Web 安裝程序

增強的 VHDL2008 綜合構(gòu)造支持

第三方電路板的集成型 GitHub 下載

擁塞指標、改進的 QOR 建議，以及一般性 SSI QOR 改進

增強的調(diào)試功能：IBERT GTM、RF 分析儀、HBM 監(jiān)控器及總線圖查看

IP 子系統(tǒng)／內(nèi)核

最新 50G RS-FEC（544、514）：用于 5G 無線應(yīng)用的最新 FEC (2x26G) NRZ，在添加外部 bitmux 芯片時，可實現(xiàn) PAM-4 應(yīng)用

集成型 UltraScale/UltraScale+ 100G 以太網(wǎng)子系統(tǒng)：全新可選 AXI 數(shù)據(jù)總線接口支持基于標準的接口

10G/25G 以太網(wǎng)子系統(tǒng)、40G/50G 以太網(wǎng)子系統(tǒng)、集成型 UltraScale/UltraScale+ 100G 以太網(wǎng)子系統(tǒng)、USXGMII、1G/10G/25G 以太網(wǎng)交換子系統(tǒng)：通過基于所選特性創(chuàng)建統(tǒng)計邏輯，實現(xiàn)尺寸優(yōu)化的統(tǒng)計計數(shù)器

視頻與影像 IP：視頻處理內(nèi)核新增對 8K30 分辨率的支持，視頻混頻器增加 16 層混合，而幀緩沖器則新增對 12 和 16bpc 的支持

SmartConnect：提高了面積效率、特別適合小型配置和 AXILite 端點

AXI Bram 控制器：改善了單拍事務(wù)處理的性能?？膳渲玫淖x取時延，適用于緊密的時間間隔。

軟件特色

1、一個面向新一代可編程設(shè)計的設(shè)計工具

賽靈思早在1997 年就推出了ISE 設(shè)計套件。ISE套件采用了當時非常具有創(chuàng)新性的基于時序的布局布線引擎，這是1995 年4 月賽靈思收購NeoCAD 獲得的。在其后15 年的時間里，隨著FPGA 能夠執(zhí)行日趨復(fù)雜的功能，賽靈思為ISE 套件增添了許多新技術(shù)，包括多語言綜合與仿真、IP 集成以及眾多編輯和測試實用功能，努力不斷從各個方面改進ISE 設(shè)計套件。Feist 表示，賽靈思通過借鑒ISE 設(shè)計套件的所有經(jīng)驗、注意事項和關(guān)鍵技術(shù)，并充分利用最新 EDA 算法、工具和技術(shù)，才打造出了這一顛覆性的全新Vivado 設(shè)計套件。

“Vivado 設(shè)計套件將顯著提升當今設(shè)計的生產(chǎn)力，且能夠輕松實現(xiàn)升級擴展，應(yīng)對20nm 芯片及更小工藝技術(shù)所帶來的容量和設(shè)計復(fù)雜性挑戰(zhàn)。在過去15 年時間里，EDA 技術(shù)取得了長足的發(fā)展。我們是從頭開始開發(fā)這套工具的，所以我們能夠在套件中采用最先進的EDA 技術(shù)和標準，讓其具有很強的前瞻性。”

2、確定性的設(shè)計收斂

任何FPGA廠商的集成設(shè)計套件的核心都是物理設(shè)計流程，包括綜合，布局規(guī)劃、布局、布線、功耗和時序分析、優(yōu)化和ECO。有了Vivado，賽靈思打造了一個最先進的設(shè)計實現(xiàn)流程，可以讓客戶更快地達到設(shè)計收斂的目標。

3、可擴展的數(shù)據(jù)模型架構(gòu)

為減少迭代次數(shù)和總體設(shè)計時間，并提高整體生產(chǎn)力，賽靈思用一個單一的、共享的、可擴展的數(shù)據(jù)模型建立其設(shè)計實現(xiàn)流程，這種框架也常見于當今最先進的ASIC 設(shè)計環(huán)境。Feist 說：“這種共享、可擴展的數(shù)據(jù)模型可讓流程中的綜合、仿真、布局規(guī)劃、布局布線等所有步驟在內(nèi)存數(shù)據(jù)模型上運行，故在流程中的每一步都可以進行調(diào)試和分析，這樣用戶就可在設(shè)計流程中盡早掌握關(guān)鍵設(shè)計指標的情況，比如時序、功耗、資源利用和布線擁塞等。而且這些指標的估測將在實現(xiàn)過程中隨著設(shè)計流程的推進而更趨于精確。”

具體來說，這種統(tǒng)一的數(shù)據(jù)模型使賽靈思能夠?qū)⑵湫滦投嗑S分析布局布線引擎與套件的RTL 綜合引擎、新型多語言仿真引擎以及IP 集成器(IP Integrator)、引腳編輯器(Pin Editor)、布局規(guī)劃器(Floor Planner)、芯片編輯器(Chip Editor) 等功能緊密集成在一起。此外，該數(shù)據(jù)模型使賽靈思能夠為該工具套件配備全面的交叉探測功能，以便用戶跟蹤并交叉探測原理圖、時序報告、邏輯單元或其它視圖，直至HDL 代碼中的給定問題。

4、芯片規(guī)劃層次化，快速綜合

Vivado為用戶提供了設(shè)計分區(qū)的功能，可以分別處理綜合、執(zhí)行、驗證的設(shè)計，使其可以在執(zhí)行大型項目時，可以成立不同的團隊分頭設(shè)計。同時，新的設(shè)計保存功能可以實現(xiàn)時序結(jié)果的復(fù)用，并且可以實現(xiàn)設(shè)計的部分可重配置。

Vivado還包括一個全新的綜合引擎，旨在處理數(shù)以百萬計的邏輯單元。新的綜合引擎的關(guān)鍵是對System Verilog的強大支持。“Vivado的綜合引擎對System Veriog語言可綜合子集的支持，比市場上任何其他工具都更好”Feist 說。它的綜合速度是賽靈思ISE Design Suite綜合工具XST的三倍，并支持“快速”模式，使得設(shè)計師迅速把握設(shè)計的面積和規(guī)模。另外，也讓他們調(diào)試問題的速度比之前采用RTL或門級原理圖快15倍。隨著越來越多的ASIC設(shè)計者轉(zhuǎn)向可編程平臺，賽靈思還在整個Vivado設(shè)計流程中提升了了Synopsys 設(shè)計約束(SDC)。標準的使用開啟了一個新的自動化水平，客戶現(xiàn)在可以訪問先進的EDA工具產(chǎn)生約束、檢查跨時鐘域、形式驗證，甚至是利用像Synopsys PrimeTime那樣的工具進行靜態(tài)時序的分析。

5、多維度分析布局器

上一代FPGA 設(shè)計套件采用單維基于時序的布局布線引擎，通過模擬退火算法隨機確定工具應(yīng)在什么地方布置邏輯單元。使用這類工具時，用戶先輸入時序，模擬退火算法根據(jù)時序先從隨機初始布局種子開始，然后在本地移動單元，“盡量”與時序要求吻合。Feist 說：“在當時這種方法是可行的，因為設(shè)計規(guī)模非常小，邏輯單元是造成延遲的主要原因。但今天隨著設(shè)計的日趨復(fù)雜化和芯片工藝的進步，互聯(lián)和設(shè)計擁塞一躍成為延遲的主因。采用模擬退火算法的布局布線引擎對低于100 萬門的FPGA 來說是完全可以勝任的，但對超過這個水平的設(shè)計，引擎便不堪重負。不僅僅有擁塞的原因，隨著設(shè)計的規(guī)模超過100萬門，設(shè)計的結(jié)果也開始變得更加不可預(yù)測。”

著眼于未來，賽靈思為Vivado 設(shè)計套件開發(fā)了新型多維分析布局引擎，其可與當代價值百萬美元的ASIC布局布線工具中所采用的引擎相媲美。該新型引擎通過分析可以找到從根本上能夠最小化設(shè)計三維(時序、擁塞和走線長度)的解決方案。Feist 表示：“Vivado設(shè)計套件的算法從全局進行優(yōu)化，同時實現(xiàn)了最佳時序、擁塞和走線長度，它對整個設(shè)計進行通盤考慮，不像模擬退火算法只著眼于局部調(diào)整。這樣該工具能夠迅速、決定性地完成上千萬門的布局布線，同時保持始終如一的高結(jié)果質(zhì)量(見圖1)。由于它能夠同時處理三大要素，也意味著可以減少重復(fù)運行流程的次數(shù)。”

“從本質(zhì)上來說，你看到的就是Vivado 設(shè)計套件在滿足所有約束條件下，實現(xiàn)整個設(shè)計只需占用3/4 的器件資源。這意味著用戶可以為自己的設(shè)計添加更多的邏輯功能和片上存儲器，甚至可以采用更小型的器件。”

6、功耗優(yōu)化和分析

當今時代，功耗是FPGA設(shè)計中最關(guān)鍵的環(huán)節(jié)之一。因此，Vivado設(shè)計套件的重點就是專注于利用先進的功耗優(yōu)化技術(shù)，為用戶的設(shè)計提供更大的功耗降低優(yōu)勢。“我們在技術(shù)上采用了目前在ASIC工具套件中可以見到的先進的時鐘門控制技術(shù)，通過該技術(shù)可以擁有設(shè)計邏輯分析的功能，同時消除不必要的翻轉(zhuǎn)”Feist表示“具體來說，新的技術(shù)側(cè)重于翻轉(zhuǎn)因子‘alpha’，它能夠降低30%的動態(tài)功耗”Feist說，賽靈思去年在ISE設(shè)計套件中開始應(yīng)用該技術(shù)，并一直沿用至今。Vivado將繼續(xù)加強這一技術(shù)的應(yīng)用。

此外，有了這一新的可擴展的數(shù)據(jù)共享模型，用戶可以在設(shè)計流程的每一個階段得到功耗的估值，從而可以在問題發(fā)展的前期就能預(yù)先進行分析，從而能夠在設(shè)計流程中，先行解決問題。

7、簡化工程變更單(ECO)

增量流量讓快速處理小的設(shè)計更改成為可能，每次更改后只需重新實現(xiàn)設(shè)計的一小部分，使迭代速度更快。它們還能在每個增量變化之后實現(xiàn)性能的表現(xiàn)，從而無需多個設(shè)計迭代。為此，Vivado設(shè)計套件還包括對一個流行的ISE FPGA編輯器工具的新的擴展，稱為Vivado器件編輯器。Feist說，在一個布局布線設(shè)計上使用Vivado器件編輯器，設(shè)計師現(xiàn)在有能力去做移動單元，重新布線，連接一個寄存器輸出作為調(diào)試管腳，修改DCM或者查找表(LUT)的參數(shù)的工程變更單(ECO)——在設(shè)計周期的后期，無需通過返回設(shè)計重新綜合和實現(xiàn)。他說，目前行業(yè)沒有任何其他FPGA設(shè)計環(huán)境可以提供這種級別的靈活性。

8、基于業(yè)界標準而打造

四年半前，當賽靈思開始從頭打造Vivado設(shè)計套件的時候，架構(gòu)打造的首要任務(wù)，就是用標準的設(shè)計環(huán)境代替專有格式。致力于打造一個開放的環(huán)境，讓客戶能夠用EDA 工具和第三方IP 進行擴展。例如，Vivado 設(shè)計套件可支持SDC(Synopsys 設(shè)計約束)、ARM AMBA AXI 4 IP互聯(lián)標準、IP-XACT IP封裝和交付標準，并且在新環(huán)境中提供了強大的互動TCL 腳本功能。。

流程自動化，非流程強制化

在Vivado 設(shè)計套件構(gòu)建過程中，賽靈思工具團隊遵循這樣的原則“自動化設(shè)計方式，不強制設(shè)計方式”。Feist 說：“不管用戶用C、C++、SystemC、VHDL、Verilog、System Verilog、MATLAB 還是Simulink 開始編程，也不管他們用的是我們的IP 還是第三方的IP，我們提供了一種實現(xiàn)所有流程自動化，幫助客戶提高生產(chǎn)力的方法。我們還充分考慮到我們的用戶的各種技能水平和偏好，既能滿足需要全按鍵式流程的客戶的要求，也能滿足在設(shè)計流程的每一步都進行分析的客戶的要求，甚至還能滿足那些認為用GUI 的是低手，喜歡用TCL 以命令行或批處理模式完成全部設(shè)計流程的客戶的要求。用戶能夠根據(jù)自己的特定需求，選用套件功能。”

為進一步增強所有用戶的設(shè)計體驗，賽靈思在Vivado 設(shè)計套件中加入了某些奇妙的新功能，同時為深受客戶贊譽的FPGA 編輯器增加了芯片編輯器功能。

9、IP 封裝器、集成器和目錄

賽靈思的工具架構(gòu)團隊把重點放在新套件專門的IP 功能設(shè)計上，以便于IP 的開發(fā)、集成與存檔。為此，賽靈思開發(fā)出了IP 封裝器、IP 集成器和可擴展IP 目錄三種全新的IP 功能。

采用IP 封裝器，賽靈思的客戶、賽靈思公司自己的IP 開發(fā)人員和賽靈思生態(tài)環(huán)境合作伙伴可以在設(shè)計流程的任何階段將自己的部分設(shè)計或整個設(shè)計轉(zhuǎn)換為可重用的內(nèi)核，這里的設(shè)計可以是RTL、網(wǎng)表、布局后的網(wǎng)表甚至是布局布線后的網(wǎng)表。IP 封裝器可以創(chuàng)建IP 的IP-XACT 描述，這樣用戶使用新型IP 集成器就能方便地將IP 集成到未來設(shè)計中。IP 封裝器在XML 文件中設(shè)定了每個IP 的數(shù)據(jù)。Feist 說一旦IP 封裝完成，用IP 集成器功能就可以將IP 集成到設(shè)計的其余部分。

“IP 集成器可以讓客戶在互聯(lián)層面而非引腳層面將IP 集成到自己的設(shè)計中。可以將IP 逐個拖放到自己的設(shè)計圖(canvas)上，IP 集成器會自動提前檢查對應(yīng)的接口是否兼容。如果兼容，就可以在內(nèi)核間劃一條線，然后集成器會自動編寫連接所有引腳的具體RTL。”

“這里的重點是可以取出已用IP 集成器集成的四五個模塊的輸出，然后通過封裝器再封裝。這樣就成了一個其他人可以重新使用的IP。這種IP 不一定必須是RTL，可以是布局后的網(wǎng)表，甚至可以是布局布線后的網(wǎng)表模塊。這樣可以進一步節(jié)省集成和驗證時間。”

第三大功能是可擴展IP 目錄，它使用戶能夠用他們自己創(chuàng)建的IP 以及賽靈思和第三方廠商許可的IP 創(chuàng)建自己的標準IP 庫。賽靈思按照IP-XACT 標準要求創(chuàng)建的該目錄能夠讓設(shè)計團隊乃至企業(yè)更好的組織自己的IP，供整個機構(gòu)共享使用。Feist 稱賽靈思系統(tǒng)生成器(System Generator) 和IP 集成器均已與Vivado 可擴展IP 目錄集成，故用戶可以輕松訪問編目IP 并將其集成到自己的設(shè)計項目中。

Vivado 產(chǎn)品營銷總監(jiān)Ramine Roane指出：“以前第三方IP 廠商用Zip 文件交付的IP格式各異，而現(xiàn)在他們交付的IP，不僅格式統(tǒng)一，可立即使用，而且還與Vivado 套件兼容。”

10、Vivado HLS 把ELS帶入主流

可能Vivado 設(shè)計套件采用的眾多新技術(shù)中，最具有前瞻性的要數(shù)新的Vivado HLS(高層次綜合)技術(shù)，這是賽靈思2010 年收購AutoESL 后獲得的。在收購這項業(yè)界最佳技術(shù)之前，賽靈思對商用ESL 解決方案進行了廣泛評估。市場調(diào)研公司BDTI 的研究結(jié)果幫助賽靈思做出了收購決策(見賽靈思中國通訊雜志第36 期“BDTI研究認證以DSP為核心的FPGA設(shè)計的高層次綜合流程 ”http://china.xilinx.com/china/xcell/xl36/2-7.pdf)。

“Vivado HLS 全面覆蓋C、C++、SystemC，能夠進行浮點運算和任意精度浮點運算。這意味著只要用戶愿意，可以在算法開發(fā)環(huán)境而不是典型的硬件開發(fā)環(huán)境中使用該工具。這樣做的優(yōu)點在于在這個層面開發(fā)的算法的驗證速度比在RTL 級有數(shù)量級的提高。這就是說，既可以讓算法提速，又可以探索算法的可行性，并且能夠在架構(gòu)級實現(xiàn)吞吐量、時延和功耗的權(quán)衡取舍。”

設(shè)計人員使用Vivado HLS 工具可以通過各種方式執(zhí)行各種功能。為了演示方便，F(xiàn)eist 講解了用戶如何通過一個通用的流程進行Vivado HLS 開發(fā)IP 并將其集成到自己的設(shè)計當中。

在這個流程中，用戶先創(chuàng)建一個設(shè)計C、C++ 或SystemC 表達式，以及一個用于描述期望的設(shè)計行為的C 測試平臺。隨后用GCC/G++或Visual C++ 仿真器驗證設(shè)計的系統(tǒng)行為。一旦行為設(shè)計運行良好，對應(yīng)的測試臺的問題全部解決，就可以通過Vivado HLS Synthesis 運行設(shè)計，生成RTL 設(shè)計，代碼可以是Verilog，也可以是VHDL。有了RTL 后，隨即可以執(zhí)行設(shè)計的Verilog 或VHDL 仿真，或使用工具的C封裝器技術(shù)創(chuàng)建SystemC 版本。然后可以進行System C架構(gòu)級仿真，進一步根據(jù)之前創(chuàng)建的C 測試平臺，驗證設(shè)計的架構(gòu)行為和功能。

設(shè)計固化后，就可以通過Vivado 設(shè)計套件的物理實現(xiàn)流程來運行設(shè)計，將設(shè)計編程到器件上，在硬件中運行和/或使用IP 封裝器將設(shè)計轉(zhuǎn)為可重用的IP。隨后使用IP 集成器將IP 集成到設(shè)計中，或在系統(tǒng)生成器(System Generator) 中運行IP。

Xilinx Vivado Design Suite2019新功能

新的HLx版本為設(shè)計團隊提供了利用基于C的設(shè)計和優(yōu)化重用，IP子系統(tǒng)重用，集成自動化和加速設(shè)計關(guān)閉所需的工具和方法。與UltraFast™高級生產(chǎn)力設(shè)計方法指南相結(jié)合，這種獨特的組合經(jīng)證明可以使設(shè)計人員在高度抽象的同時進行工作，同時促進設(shè)計重用，從而提高生產(chǎn)力。

加速高級設(shè)計

使用Vivado高級綜合進行軟件定義的IP生成

與Vivado IP Integrator進行基于塊的IP集成

基于模型的DSP模型組合器和系統(tǒng)生成器設(shè)計集成

加速驗證

Vivado邏輯仿真

集成的混合語言模擬器

集成和獨立編程和調(diào)試環(huán)境

使用Vivado HLS，使用C，C ++或SystemC加速驗證> 100X

驗證IP

加速實施

4倍快速實施

20％更好的設(shè)計密度

低端和中端的高速3檔速度性能優(yōu)勢和高端的35％功率優(yōu)勢