Cadence發(fā)布了其仿真產(chǎn)品Sigrity系列的新版本—Sigrity 2017 ，帶來了多項新的仿真功能，專為加速PCB電源完整性及信號完整性仿真流程量身打造。內(nèi)置總PCIe 4.0工具包，確保信號完整性符合今年即將發(fā)布的全新 PCIe標準。新加入的Allegro PowerTree拓撲檢視器及編輯器能幫助客戶快速評估設計流程初期的功率輸出方案。

全新發(fā)布的Sigrity 2017采用分析模型庫管理器，實現(xiàn)對電源完整性模型內(nèi)容庫的管理，所有模型皆可實現(xiàn)自動存儲并在復用設計組件時從分析模型管理器內(nèi)容庫中取回。這一流程此前僅支持手動重復操作，現(xiàn)在則可以實現(xiàn)全自動化，大幅加速設計及產(chǎn)品開發(fā)。

Sigrity 2017還將最新PCIe技術(shù)與高速互聯(lián)結(jié)合，助設計師實時確保信號完整性。內(nèi)置的Sigrity System SI 串聯(lián)分析工具包括PCIe 4.0接口標準工具包，無需人工對照標準文件以檢查并評估，即可自動驗證信號質(zhì)量標準。

軟件介紹：

高科技企業(yè)開發(fā)復雜的芯片，封裝和單板努力克服由于飛速增長的IC速度和數(shù)據(jù)傳輸速率聯(lián)合引起的供電電壓的降低，更高密度，越來越小型化的結(jié)構(gòu)引起的電源完整性和信號完整性問題。同時，更高的I/O數(shù)目，多堆疊的芯片和封裝以及更高的電氣性能約束都使得IC封裝物理設計更加復雜。
Cadence具有突破型進展的解決方案，基于Sigrity專利技術(shù)，解決這些設計挑戰(zhàn)。該解決方案致力于完整的電源供電系統(tǒng)分析跨越了芯片，封裝和單板；系統(tǒng)級的信號完整性（SI）分析，包含高速信號傳輸同步反轉(zhuǎn)噪聲和單個和多個芯片封裝，最先進的 3D封裝以及系統(tǒng)級封裝（SiPs）的高級物理設計。

Sigrity 2017安裝教程：

1、解壓安裝包首先打開“SIG17.00”目錄，運行“setup.exe”，選擇“Product installation”

2、根據(jù)提示選擇安裝目錄和功能即可

3、然后點擊“License Manager”開始安裝許可

4、彈出許可界面，選擇點擊Browse

5、以記事本方式打開安裝包“Patch”目錄下的“license.dat”，將localhost修改為計算機名，保存退出，然后載入(計算機名可以右鍵點擊計算機選擇屬性查看)

6、確認信息和許可中一致

7、許可安裝完成后，將“run.bat”和“patch.exe”復制安裝目錄下運行即可，默認目錄為C:\Cadence\Sigrity2017

Sigrity 2017新特性：

Cadence 發(fā)布 Sigrity 2017 版本,除了效能提升之外,各相關(guān)程序新增功能如下：
·PowerDC – PowerTree 電源回路的拓撲結(jié)構(gòu)
·Speed2000 – 新增 ESD 仿真的流程
·PowerSI – Special void 設定自動化
·3DEM – Partial Inductance 及 SPICE 模型的提取
·SystemSI – 新增 PCI-E Gen4 和 P8+ OpenPOWER Compliance Kit
·XtractIM – XtractIM EPA 的 HTML 報告可與 APD 作交互查詢
·T2B – 支持 IBIS 6.1 和 Random Pattern

新功能介紹：
1、PowerTreePower Tree 是一種由電路圖或 PCB layout 抽出可視覺化的電源回路的拓撲結(jié)構(gòu)資料的工具。除了產(chǎn)生 Power Tree 外,里面所有的元件屬性都可透過手動添加或利用 AMM Model 來帶出。它可以協(xié)助使用者很容易地進行早期電路功耗的評估及后續(xù)的自動化環(huán)境及條件的設置。 PowerTree可以單獨執(zhí)行,或是與整合到 PowerDC、OptimizePI 和 Allegro Sigrity PI。
PowerTree 為 DC 分析目的提供以下功能:
·產(chǎn)生一個直觀的由 VRM 到 Sink 端的電源拓撲結(jié)構(gòu)
·由電路圖 /PCB 布局中提取元件屬性
·易于修改的元件資料
·自動識別所有電源網(wǎng)絡以進行分析
·輕松查找/追蹤電路圖中的 ECO 變更
·執(zhí)行 pre-Layout 的直流分析
·與 AMM model Library 溝通以便使用模型數(shù)據(jù)
·可儲存/載入重復使用 PowerTree 檔案
2、Speed2000
新增 ESD Simulation 的工作流程
在 Sigrity2017 中,Speed2000 新增靜電分析功能,用來檢查放電問題對設計的影響。 ESD 可以定義為兩個帶電物體之間的靜電流,有可能因為接觸、短路或因介電質(zhì)的損壞而觸發(fā)。
例如:
·通過與敏感設備的人類接觸,人體觸摸對引發(fā)放電現(xiàn)象往往會超過 4,000V。
·USB 纜線因具備供電能力,因此在端口接觸瞬間亦會引發(fā)放電現(xiàn)象。
·因來自觸摸電子設備或系統(tǒng)的人體的靜電放電可以產(chǎn)生數(shù)千伏特電壓和幾安培電流,這個現(xiàn)象可以容易導致 IC 內(nèi)部電路損壞。以下是可能由 ESD 引起的損壞狀況:
·設備或系統(tǒng)完全故障
·未預測的設備或系統(tǒng)行為
·電磁輻射的干擾
3、增強對 Allegro 圖檔的支持
·支持 PCB 背鉆結(jié)構(gòu)。
·支持當 brd 文件時轉(zhuǎn)換成 .spd 格式時對背鉆孔結(jié)構(gòu)的解析和仿真。
·支持 Tabs routing 布線設計轉(zhuǎn)換成 .spd 格式和仿真。
4、Special void 設定自動化
Void 的大小唯有極小于欲仿真的信號波長方可忽略以便加快仿真速度,因此需要有經(jīng)驗的工程師進行設定避免仿真偏差。新增的自動化功能可以根據(jù)仿真的頻率自動設定 special void,簡化設定難度并加快仿真速度。
5、改善低頻的準確性
·以往在提取參數(shù)時,如果線路中有串并聯(lián)被動元件,PowerSI 會一起考慮進來。但是 PCB 分布的眾多解耦合電容會使電源平面在低頻會有很多共振點,曲線變化很大導致分別由低頻仿真器與高頻仿真器個別運算的結(jié)果結(jié)合的曲線 fitting 比較困難。因此比較好的作法是先提取未掛載被動元件的線路參數(shù),之后再與被動元件的參數(shù)結(jié)合在一起。
·支持 Allegro 檔案中的背鉆結(jié)構(gòu)
·PowerSI 可以直接支持 Allegro 檔案設定的背鉆結(jié)構(gòu),無須在PowerSI里面額外設定。
6、3DEM
·支持多接腳被動元件的 SPICE model
·Partial Inductance 及 SPICE 模型的提取
·支持 quasi-static solver提取的 Partial Inductance,包含電源、信號甚至接地的走線并輸出成 RLC SPICE 模型或矩陣形式的電感值的文檔。
7、PowerDC
Thermal Flow Enhancements
8、熱分析流程增強:
·強化存檔/載入分析結(jié)果的功能,以支持 2D / 3D 應力分布
·添加熱傳遞系數(shù)值到簽核報告中
·改進散熱器編輯過程,避免在編輯模型后發(fā)生重復點擊確定按鈕
·強化電源和溫度分布圖形檔案