Quartus II 15.0是Altera公司帶來的專業(yè)的PLD/FPGA開發(fā)軟件，該版本不僅增加了Spectra-Q引擎，針對Arria10以及未來的器件進行了優(yōu)化，F(xiàn)PGA 設(shè)計效能實現(xiàn)了突破。還帶了新的算法更新了TimeQuest時序分析器，時序分析速度提高了2倍，新的Spectra-Q引擎，進一步提高了下一代可編程器件的設(shè)計效能，并且利用新一代的設(shè)計空間管理器(DSE)針對用戶界面更新了流程，通過工具指導(dǎo)用戶的使用，部分網(wǎng)友朋友不清楚quartus ii怎么解鎖？quartus ii 15怎么免費？下面腳本之家的小編帶來quartus ii 15安裝+解鎖+免費詳細圖文教程，需要的朋友快來了解下吧。

quartus ii(PLD/FPGA開發(fā)軟件) 15.0.0.145 免費特別版(附注冊機+安裝教程)

• 類型：輔助設(shè)計
• 大?。?/span>20.28GB
• 語言：英文軟件
• 時間：2017-07-17

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Quartus II 15.0安裝解鎖教程：

一、安裝必須組件

1、QuartusSetup-15.0.0.145-windows.exe

2、QuartusHelpSetup-15.0.0.145-windows.exe

注安裝后不要啟動，彈出的啟動界面時，選“Cancel”

二、免費

1、解壓開license.zip

2、運行里面的“QuartusCrack.exe”

3、點擊查找，選擇"C:\altera\15.0\quartus\bin64\gcl_afcq.dll"

4、點擊下一步

5、點擊完成

6、啟動 “Quartus II 15.0 (64-bit)”（具體的路徑：C:\altera\15.0\quartus\bin64\quartus.exe）

7、在“Evaluation Mode”界面選擇“if you hava a valid license file, specify the location of your license file”，點擊 ok

8、獲取NIC ID，如我的是：a088699e34fa , a088699e34fe , 00155d007301

9、將解壓開的“license.dat”拷貝一份到 "C:\altera\15.0\licenses\license.dat"， 修改其中的三處 XXXXXXXXXXXX 為自己的 NIC ID，（注意格式：如我的是 "a088699e34fa a088699e34fe 00155d007301"，包括引號，中間用空格分隔）

10、選擇 “C:\altera\15.0\licenses\license.dat”，點擊 OK

三、安裝器件庫

1、運行"系統(tǒng)開發(fā)菜單"->所有應(yīng)用->Altera 15.0.0.145->Quartus II 15.0 Device Installer

2、選擇剛才下載的器件庫所在的目錄，點擊 next；

3、選擇所有的復(fù)選框，點擊next便開始了安裝

四、安裝擴展包

由于擴展包主要是 exe 可執(zhí)行程序，所以安裝起來也比較的簡單

五、選裝組件-擴展包可以安裝一些擴展功能包選裝組件：

1、DSP Builder（是MATLAB的插件，可以不裝，主要用于信號處理類產(chǎn)品開發(fā)）57MB DSPBuilderSetup-15.0.0.145-windows.exe 

2、SOC（必須裝才能開發(fā)集成高性能硬核Cortex-A的SOC FPGA，內(nèi)含全世界最厲害的ARM開發(fā)工具，來自ARM公司的DS-5安裝包）2.2GB SoCEDSSetup-15.0.0.145-windows.exe 

3、JNEye（可以不裝，用于FPGA高速收發(fā)器的PCB級的仿真和分析，不用FPGA的高速收發(fā)器，就不用安裝這個工具）1.1GB JNEyeSetup-15.0.0.145-windows.exe 

4、Altera OpenCL（用C語言開發(fā)FPGA的工具，可以不裝，主要用于信號處理和科學(xué)計算類產(chǎn)品開發(fā)）      

① Altera SDK for OpenCL 192MB AOCLSetup-15.0.0.145-windows.exe          

② Altera Runtime Environment for OpenCL Linux x86-64 RPM 612KB  aocl-rte-15.0.0-1.x86_64.rpm         

③ Altera Runtime Environment for OpenCL Linux PowerPC RPM 480KB aocl-rte-15.0.0-1.ppc64.rpm          

④ Altera Runtime Environment for OpenCL Linux Cyclone V SoC TGZ 706KB aocl-rte-15.0.0-1.arm32.tgz          

⑤ Altera Runtime Environment for OpenCL Windows x86-64 8.9MB aocl-rte-15.0.0.145-windows.exe      

5、ModelSim AE（可以不裝AE版，推薦更好的ModelSim SE版，可去Mentor官方網(wǎng)站下載軟件對應(yīng)的SE版本10.3d再去eetop論壇下載Crack，SE的解鎖器也可以用在AE上）1.1GB ModelSimSetup-15.0.0.145-windows.exe 

6、Quartus II Programmer（建議工廠燒寫流水線上安裝，普通開發(fā)者不要安裝，因為Quartus II已經(jīng)集成了此工具） 607MB QuartusProgrammerSetup-15.0.0.145-windows.exe

六、器件庫下載地址

不用全裝，用哪個系列的器件就安裝哪個系列的器件庫

Quartus II 15.0功能介紹：

Quartus II是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。

目前Altera已經(jīng)停止了對Maxplus II的更新支持，Quartus II與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II友好的圖形界面及簡便的使用方法。

Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：

1、可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件;

2、芯片(電路)平面布局連線編輯;

3、LogicLock增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊;

4、功能強大的邏輯綜合工具;

5、完備的電路功能仿真與時序邏輯仿真工具;定時/時序分析與關(guān)鍵路徑延時分析;可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析;

6、支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件;

7、使用組合編譯方式可一次完成整體設(shè)計流程;

8、自動定位編譯錯誤;

9、高效的期間編程與驗證工具;

10、可讀入標(biāo)準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件;

11、能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。

Quartus II 15.0新版本介紹：

Quartus II 15.0設(shè)計軟件的核心是新的Spectra-Q引擎，它進一步提高了下一代可編程器件的設(shè)計效能。Spectra-Q 引擎包括更快、擴展性更好的算法，以及新的分層基礎(chǔ)數(shù)據(jù)庫和新的統(tǒng)一編譯器技術(shù)。Spectra-Q 引擎支持新工具和設(shè)計流程的開發(fā)，進一步擴展了Quartus II 15.0軟件的領(lǐng)先優(yōu)勢，它具有以下特性：

·使用改進后的算法、漸進式優(yōu)化以及分布式編譯功能，編譯時間縮短了 8 倍

·在設(shè)計開始時建立合法引腳輸出，I/O 設(shè)計加快了 10 倍

·提高了設(shè)計抽象級，設(shè)計輸入加快了 5 倍

1、采用 Spectra-Q 引擎提高您的設(shè)計效能

了解新引擎怎樣減少設(shè)計迭代和編譯，改變了 FPGA 設(shè)計效能的未來。

2、背景知識

現(xiàn)在可以 下載 新的背景知識，了解 Spectra-Q™ 引擎的詳細信息。了解新引擎怎樣在設(shè)計規(guī)劃和實施的所有階段提供了更多的控制功能和預(yù)測功能。您還將了解到 Spectra-Q 不僅縮短了編譯時間，而且還減少了設(shè)計迭代的總次數(shù)，因此成功的解決了設(shè)計效能問題。

3、更短的編譯時間

Spectra-Q 具有以下特性，編譯時間和設(shè)計迭代速度提高了 8 倍，促進產(chǎn)品更迅速面市：

·利用當(dāng)今的多核工作站，算法速度更快 (綜合、布局、布線、時序分析，以及物理綜合)

·漸進式流程支持設(shè)計人員重新進入編譯階段，逐步優(yōu)化各個設(shè)計部分，顯著縮短了設(shè)計迭代時間

·快速重新編譯特性重新使用了綜合和布局布線信息，流暢的處理小的漸進式設(shè)計修改，預(yù)綜合 HDL 修改的編譯速度提高了 3 倍，后適配 SignalTap® II 邏輯分析器修改的編譯速度提高了4倍

·分布式編譯支持您對設(shè)計進行劃分，在服務(wù)器群的多臺計算機上進行并行編譯，極大的縮短了編譯總時間

4、更少的設(shè)計迭代

Spectra-Q 引擎所含有的工具和功能減少了完成 FPGA 和 SoC 設(shè)計所需的設(shè)計迭代次數(shù)。

·BluePrint 平臺設(shè)計者 — BluePrint 平臺設(shè)計者利用 Spectra-Q 新引擎來探查器件外設(shè)體系結(jié)構(gòu)，高效的分配接口。BluePrint 實時進行適配以及合法檢查，防止了非法引腳分配，避免了復(fù)雜的錯誤消息，也不需要等待全編譯，I/O 設(shè)計速度提高了 10 倍。詳細了解·使用 BluePrint 平臺設(shè)計者 加速您的 I/O 設(shè)計。

·混合布局器 — Spectra-Q 引擎還支持混合布局新特性，使用了先進的布局算法加速邏輯總體布局?；旌喜挤牌鹘Y(jié)合分析和高級退火技術(shù)，提高了結(jié)果質(zhì)量，降低了種子噪聲，從而加速了時序收斂。

5、更快的設(shè)計輸入

還為硬件、軟件和數(shù)字信號處理 (DSP) 設(shè)計人員提供了 Spectra-Q 引擎快速跟蹤設(shè)計輸入功能。通過多個設(shè)計輸入方法，設(shè)計人員采用自己喜歡的設(shè)計環(huán)境，更高效的針對 FPGA 進行設(shè)計：

·基于 C 或者 C++ — Spectra-Q 引擎支持為高級綜合提供的 A++ 新編譯器，從 C 或者 C++ 語言中建立知識產(chǎn)權(quán) (IP) 內(nèi)核，通過快速仿真和 IP 生成功能大幅度提高了效能。

·基于 C (OpenCL) — 軟件開發(fā)人員可以使用熟悉的基于C的設(shè)計流程和 面向 OpenCL 的 英特爾® SDK。SDK 提供軟件編程模型，抽象出傳統(tǒng)的 FPGA 硬件設(shè)計流程。

·基于模型 — DSP Builder 工具 支持基于模型的設(shè)計流程：您直接在 Simulink 軟件中，從您的 DSP 算法中生成 HDL。

·基于 RTL — Quartus Prime 軟件支持所有標(biāo)準語言，包括 SystemVerilog 和 VHDL-2008。

6、為 Stratix 10 FPGA 和 SoC 提供 Spectra-Q 引擎

Stratix 10 FPGA 和 SoC 等下一代具有數(shù)百萬邏輯單元 (LE) 的器件的 FPGA 設(shè)計軟件需要新方法。Spectra-Q 引擎為 Quartus Prime 軟件提供支持，提高 Stratix 10 器件的 設(shè)計效能，促進產(chǎn)品及時面市。

Stratix 10 FPGA 和 SoC 硬件實現(xiàn)了創(chuàng)新，特別是其靈活的模塊化體系結(jié)構(gòu)，滿足了真正的分層設(shè)計需求。與 Spectra-Q 引擎一起優(yōu)化而顯著提高效能的關(guān)鍵特性包括：

·新的 HyperFlex 內(nèi)核體系結(jié)構(gòu)，互聯(lián)結(jié)構(gòu)上遍布寄存器，性能比前幾代 FPGA 提高了 2 倍

·可編程時鐘樹綜合

·采用基于扇區(qū)的方法對器件進行配置

·Spectra-Q 引擎發(fā)揮這種靈活性和模塊化的優(yōu)勢，極大的減少了設(shè)計迭代次數(shù)，增強了設(shè)計重用，方便了體系結(jié)構(gòu)探查和規(guī)劃。

7、使用Spectra-Q硬劃分進行IP集成演示

Spectra-Q引擎為IP重用提供了強大的新功能。例如，F(xiàn)PGA含有高速I/O接口，以極高的數(shù)據(jù)速率向FPGA架構(gòu)傳送數(shù)據(jù)。如果I/O至架構(gòu)傳送時序能夠成功的收斂，作為單獨的數(shù)據(jù)庫——“硬劃分”存儲，那么將有利于縮短產(chǎn)品面市時間。這一數(shù)據(jù)庫保持不變，而FPGA架構(gòu)中設(shè)計的其他部分進行綜合、布局和布線的多次修訂。下面的視頻演示了怎樣在Quartus Prime Pro版軟件中作為設(shè)計硬劃分來建立并重用I/O至架構(gòu)傳送，該版軟件是由Spectra-Q引擎支持的。

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